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    公开号:WO1992012575A1
    申请号:PCT/JP1992/000019
    申请日:1992-01-13
    公开日:1992-07-23
    发明作者:Tadashi Shibata；Tadahiro Ohmi
    申请人:Tadashi Shibata；
    IPC主号:G06N3-00
    专利说明:
    [0001] 明細書
    [0002] 半導体装置
    [0003] 技術分野
    [0004] 本発明は、 半導体装置に係わり、 特に高性能な CMOS回路に関する (
    [0005] 背景技術
    [0006] 従来、 低ィンピーダンスの負荷を効率よく駆動する回路としてソ一スフォロ ヮー回路がよく用いられている。 この従来例を図 1 0に示す。 これは 1個の XMOS トランジスタ 1 00 1と負荷抵抗 （R^ 1 002で構成されたソース フォロワ一回路で、 駆動する負荷 1 003を Coutと仮定している c いま XMOS トランジスタが ONした時の抵抗を R^.とすると、
    [0007] R,
    [0008] Vout = V
    [0009] DD (1)
    [0010] となる- ここて、 RQNはゲー トソース間電圧 Y = λ in- out ) によつ一、 .'π まる抵抗である: ム ^を十分大きな値とし、 R RQvとすると （ 1 、 式は
    [0011] Yoiu = YDDとなる力く、 実際には Voutが Vinに近づき、
    [0012] = in- v"out
    [0013] (VTは NMOS トランジスタのしきい値）
    [0014] となると: s'MO S トランジスタが OFFするため、 RQXは急激に大きな値と 即ち、
    [0015] λ in- out^ v" τ
    [0016] つま
    [0017] λ" out = λ" in となって、 出力はある値に落ちつくのである。 もしも、 vT= oと設定して'おけ ば Vout = Vin となり、 電圧ゲイン 1の線形アンプとなる。 大きな負荷容量 Coutを高速に充電するためには、 トランジスタの W/ Lを十分大きくとってや れば良い。 （Wはチャネル幅、 Lはチャネル長）
    [0018] このとき、 MO S トランジスタのゲート容量は Cox · L ' Wであり、 Lと Wの 積に比例して大きくなる。 （Coxはゲートの単位面積当りの容量。 ） しかし、 ゲート酸化膜の両端にかかる電圧はほとんど 0となるため、 このゲート容量にた まる電荷は実質上ゼロであり、 従って Vinからみた図 1 0の回路の実効的な入力 - 容量はほぼゼロとなる。 つまり、 図 1 0の回路は出力側に大きな負荷容量 （低ィ ンピーダンス負荷） 力ぶらさがつていても入力側 （Vin側） からは全く小さな容 量にしか見えない （高入力インピーダンス） ような回路となっており、 インビー ダンス変換回路としてよく知られた回路形式である。 大きな容量を駆動するのに 大変便利な回路である。
    [0019] 今， NMO S トランジスタのしきい値は VT= 0に設定されており、 一定の正 の電圧 V inが図 1 0の回路に入力され、 一定電位の出力 Vout = V inが保持され ているものとする。
    [0020] するとこの回路には，
    [0021] I = Vout/RL ( 2 )
    [0022] なる電流が流れ、 常に VourZRTなる電力が消費されることになる：
    [0023] 二の消費電流を小さくするためには RTを大きく しなければならない c 今、 入力 電王力く正の一定値 Vinより 0に変化したとする。 この時の Voutの変化はおおよ そ図 1 1に示したようになり、 時定数 R, · Coutで減衰し 0に近づく c つまり、 出力レベルが入力に追随して低電位側に変化する時間は RTに比例して小さくな る： つまり、 回路の高速化には RJLは小さいほど好ましいことになる c
    [0024] しかし、 を小さくすると （2 ) 式から明らかなように一定電圧を保持して いる際の電流値が増え、 消費電流が増大する。 しかも、 （1 ) 式から分かるよう に Y outのレベルが ί氐くなり、 R，では Yout 0となる- lち、 l ό G ンマ O電三ケインカ著しく低下する結果となる c
    [0025] 発明 、 これらの問題点を解決するために行われにも：!)であ ''；、 ' '一スフ ^ ロワ回路の定常的な消費電力を殆どゼロにすることができ、 しかも高速動作を可 能にし、 且つ電圧ゲインの低下を全く伴わな ί、半導体装置を提供することを目的 とする。 発明の開示
    [0026] 本発明の要旨は、 複数の ηチャネル M O S トランジスタ及び ρチャネル M O S トランジスタを有する半導体装置において、 第 1の ηチャネル M〇S トラ ンジス夕のソースと第 1の pチャネル MO S トランジスタのソースが電気的に接 続され、 前記第 1の nチャネル MO S トランジスタのゲート電極と前記第 1の p チャネル MO S トランジスタのゲート電極が電気的に接続され、 前記第 1の nチ ャネル MO S トランジスタのドレインが前記第 1の pチャネル M〇S トランジス 夕のドレインよりも高電位となるよう構成されたことを特徴とする半導体装置こ 存在する e
    [0027] 以上の半導体装置により、 電圧ゲインがほぼ 1に等しいソースフォロワ回路が 実現でき、 一定の電位を保持して t、る際の消費電力をほぼゼロとすることができ る 更に、 電位の変化に対しては非常に高速に応答できる回路を実現することが 可能となる c 図面の簡単な説明
    [0028] 図 1は実施例】の回路を示す概念図。 図 2は実施例 1の回路を流れる電 κこ V G Sの関係を示すグラフ。 図 3は実施例 3の回路を流れる電流と Y sの関係 を示すグラフ。 図 4は実施例 4の回路を示す概念図。 図 5は実施例 4の回路を流 れる電流と Y ^ rの関係を示すグラフ。 図 6は実施例 4の回路における出力電 E の応答性を示すグラフ。 図 7は実施例 5の回路を流れる電流と cの関係を示 すグラフ。 図 8は実施例 6の回路を示す概略図。 図 9は実施例 6の他の回路を示 す概略図- 図 1 0は従来のソースフォロワ一回路を示す概念図。 図 1 1は従来の ソースフォコつ一回路における出力電圧の応答性を示すグラフ：
    [0029] ¾ョ曰を実 するための最良の形^ 以下に実施例をあげ本発明を詳細に説明するカヾ、 本発明がこれら実施例に限定 されないことはいうまでもない。
    [0030] (実施例 1 )
    [0031] 本発明の第 1の実施例を図 1に示す。 図に NMOS トランジスタ 101 (NMOSと略す） 、 PMOSトランジスタ I 02 (PMO Sと略す） 、 及びそ れぞれのソース 10 l a, 102 a. ドレイン 10 l b, 102 b、 ゲート 103が示されている。
    [0032] —般に， MOS型トランジスタでは、 キャリアの流れだす方の電極をソース、 キヤリァの流れ込む電極をドレインと呼んでいる。 従って NMO Sでは電子の流 れ出す低電位側がソースであり、 高電位側がドレインと呼ばれる。 また c ΡλΙΟ Sでは、 ホールが流れだす高電位側がソースであり、 低電位側がドレイ である。 また、 NMOS, PMO Sのしきい値電圧はそれぞれ VTN， Υτρであ り、 本実施例では
    [0033] V < V
    [0034] ΤΝ TP (3)
    [0035] の条件に設定してある c
    [0036] 今、 XMO S 101, PMOS 102に流れる電流をそれぞれ I N. I pとする と、 いずれのトランジスタも飽和領域で動作しているので
    [0037] IN = (1X2) ' (VGS-VT ) (4)
    [0038] Ip = (1/2) p (VGS - VTp) (δ) となる。 ここで、
    [0039] = (W/L) v/zNCox
    [0040]
    [0041] ySp = ( / L ) p ipCoX (W/L) N： NMOSのチャネル幅 Wとチヤネノレ長 Lの比
    [0042] (W/L) p： PMOSのチヤネノレ幅 Wとチャネル長 Lの比
    [0043] ：電子のチャネル移動度
    [0044] u ： ホールのチャネル移動度 図 2は， IN. Ipと VGSの関係を示したものであり、 Vinに一定電圧が入力 れているときは、 IN= Ipとなる条件で回路が安定する。 即ち、 この時
    [0045] となる。 但し、 Υτは図より
    [0046] Κ VΥΤΝ + V
    [0047] TP
    [0048] ντ (6)
    [0049] R +
    [0050] で与えられる (3) 式の条件 'τχ < VTpは、 図 2で ΙΝと Ipの曲線力く交点 を持っための必要十分条件である。
    [0051] 従って、 Voutは
    [0052] Vout = V in - ( )
    [0053] となる。 これは従来例の （Γ ) に対応するものである。
    [0054] 即ち、 電圧ゲインが 1の増幅器が実現できる。
    [0055] 今、 Vinが低い電位に変化したとする。 即ち、
    [0056] Vout > ' in — 、 T
    [0057] となったとすると、
    [0058] = Vin- voutく V了
    [0059] となる- この時、 図 2より明らかなように P M 0 Sにはより多くの電流が流れ. X.MOSに流れる電流は減少する。 特に、 く V .となると-ヽ' MOS カツ ：'、 ÷ し、 電流が全く流れなくなる： このようにして、 Coutにたまった電荷 速に PMOSにより放電し、 Voutは Vinの変化に追随し、 再び Vout=Vin— Υτとなったところで落ちつくことになる。
    [0060] 逆に， Vinが高電位側に変化し Vout < Vin- VTとなつたときには
    [0061] VGS=Vin— Vout>VTとなり、 今度は PMOSが OFFし、 NMOSに大きな 電流がながれて C outが急速に充電されるため， Voutは上昇し再び Vout = Y in— VTとなつたところで落ちつく。
    [0062] 以上のように、 Coutの充 '放電がそれぞれ NMO Sトランジスタと PMOS トランジスタのオンによって行われるため、 高速の充放電が可能であり、 高速で 変化する入力信号に応答することができる。 特に K= 3pと設定してやると 'MO Sと PMO Sの電流駆動能力力、'等しくなり、充放電の速度が等しく、 回路 の高速化には特に有利である。
    [0063] これは従来例にない大きな特徴である。 従来例では、 Coutの放電時間は 1^· C outで決まっており RTを小さくしない限り放電時間を小さくすることはできな かった。 し力、し、 RTを小さくすると電圧ゲインが小さくなると共に消費電力が R,に反比例して大きくなる等の問題があった。 ，
    [0064] 本発明ではトランジスタの 、 3pを大きくすることにより幾らでも充放電 G 時間を短くすることが可能である。 し力、も、 SK、 5pの値を大きくとっても電 E ゲインは常に 1であり、 小さくなることはない。 しかも消費電力は図 2より定常 的に流れる電流が
    [0065] 2
    [0066] TN-VTp
    [0067] I = (1/2) · β Ν (8)
    [0068] ^ +1
    [0069] で与えられるので 'τχと Υτρの値をほぼ等しくすることで電流 Iは幾らでも' r- (することができ、 回路動作速度とは無関係に消費電力を一定の さな^、 あ る':、はほぼ 0にすることが可能である c
    [0070] 上^べたように、 玄発明の回路により、 従来のソ一スフォコヮ回 ¾つて いたすベての問題を解決することが可能となる。 また、 VTの値は （6) 式で与 えられるが νΤΝ、 ντρ、 の値を適宜設定して、 vT=oとすることも可能であ る。 例えば、 3n= 1、 VTN= - 1 V、 VTp= 1 Vとすれば、 Vout= Vinとな り、 入力電圧と等しい値を出力側に取り出すことができる。 また、 この他 vT = 0とするために、 vTN、 vTp、 ^Rに対しいかなる値を組み合わせてもよいこと は言うまでもない。
    [0071] (実施例 2)
    [0072] 実施例 1では、 図 1に示す NMOSのしきい値 VTN、 PMOSのしきい値 VTp が、 YTN<vTPとなる場合について説明した力、 これを
    [0073] VTN = TP
    [0074] と 5X し ち i 、c
    [0075] こうすれば、 （8) 式より消費電力をゼロとすることができる。
    [0076] (実施例 3)
    [0077] 図 1に示す回路において、 NMOSのしきい値 VTN、 PMOSのしきい値 Υτρ は、
    [0078] TP < V TN (9) と設定してもよい。 この場合は、 図 3に示したように I . Ipの特性は交点を持 たないため ' は TP く VGS 、 〜Τ' の範囲で任意の値をとることになる。 即ち、 Voutは
    [0079] V in- VTN< Vout < Vin- VTp (10)
    [0080] の間のいずれかの値に落ちつくことになる力く一定値となる保障はな（、c つまり、 上記の範囲で値の不確定性を持つことになる。 回路動作上、 この値の不確定性か: される範 S!であれは" （ 1 0) 式の条件を採弔してもよい： この場台、 定常的:二 流れる電流は完全にゼロになるため、 低消費電力の回路が実現できる c また λ'τρと vT，としてやれ
    [0081] ( 1 0) 式で表される Voutの値の不確定性は十分小さくすることができ る-
    [0082] (実施例 4)
    [0083] 本発明の第 4の実施例を図 4に示す。 本実施例では、 実施例 1と同構成の回路 が 2個 （A回路及び B回路） 並列に接続されており、 それぞれの入力と出力が互 いに接続された構成の回路となっている。
    [0084] 図4の各トランジスタのパラメータを以下のように定義する。
    [0085] しきい値 ナヤ不ノレ長 チャネル $g
    [0086] X 1 TNI ½
    [0087] P 1 ヽ TP1 LP1 WP1
    [0088] X2 ΤΚ2 LN2 WN2
    [0089] P 2 〜 9 LP2 Wp2
    [0090] 本実施例にお t、て、 しきい値は次のように設定されて（、る (
    [0091] 、 τρゥ、入 TNIヽ TP1、 Τ·9
    [0092] フノン ；'スタの電流駆動能力を表す Lは-
    [0093] WN】八 XI く .^N2//]LN2
    [0094] ^P1/LP1
    [0095] ち. Xl, P 1のトランジスタに比べ ls'2. P 2のトランジスタはそれぞれ一 分大きな電流駆動力を持つよう設計されている。
    [0096] この回路において、 部分回路 Aと部分回路 Bは、 それぞれ入力と出力が互いに 接镜されているため、 GS1 = ' GS2
    [0097] である： λ^ςの関数をしてそれぞれのトランジスタに流れる電流を表すと [15 ン — :ϋくな ；：
    [0098] モれモれの 分回路は R= 1となるように設計されている c また vTpi = VTV と設計されており、 （6 ) 式より Υτ= 0、 即ち Yout=Yinて この回路が Vout = Vinなる一定の出力電圧を保持しているとき （即ち、 ' =0のとき） には、 回路 Bには電流は流れない。 なぜなら、 図 5より明らか なように、 では、 トランジスタ
    [0099] N 2、 P 2共にオフの状態にあるからで ある。一方トランジスタ N 1, P 1は共にオン状態にあり， （8) 式より、
    [0100] 2
    [0101] ΤΝ1-ντρι
    [0102] I = (1/2) · β N1
    [0103] 2 ここで、 I Y Τ ι
    [0104] TπP1と' 9ると、
    [0105] (1/2) ½VTN1' (1 1 ) となり、 回路には電流 Iが流れる。 ここで/ SN1はトランジスタ N 1の /3であり、
    [0106] 3N1= z CoxVN1 LN1 である。
    [0107] ( 1 1 ) 式より、 K1及び vTN1を十分小さくすることにより定常的な消費 ¾ 流を幾らでも小さくできる。 しかも、 νΤΝ1<'τριの関係が保たれているので ; 力電圧に （10) 式で与えられるような不確定性の現れることがない。
    [0108] 今， Vinが変化し VGr=Vin-Vout>VTN2になったとすると、 トランジスタ
    [0109] N 1 と同時にトランジスタ N2もオンする。 トランジスタ N2は N 1に比べ
    [0110] W 1/LN] 《VN2/LN2としてあるので、 図 4に示すように十分大きな電流が流 れ、 非常に短い時間に Vout=Vin— VTN0まで変化させる。 この後は. ： 】の みがオンとなるのでゆつくり変化し Vout = Vinとなる。 この変化の様子を図 6 (b ) に示す。 図 6 (c) は図 5において部分回路 Aのみの場合の追随性を示 したものであり、 回路 Bを付与することにより回路の一層の高速化が達成される ことが分かる:
    [0111] V inが減少する方向に変化したときも同様で、 = Yin— Υοιπく Υτρ.-,と れは、 P 2がオンして大きな放電電流が流れ、 やはり高速に Voutは変化する c 本実施例では、 Voutを Vinの変化に即座に追随させるため、 電流駆動力の大 きな NMOS (X2) と PMOS (P2) を用意し、 これにより急速に充放電を 起こさせるものである力《、 一定のレベルを保持するために流される電流は、 電流 駆動力の小さなトランジスタ （Nl, P 1) で決まるため、 定常的な消費電力を 小さく保つことができるという特徴を有す。 この回路は大きな容量負荷を駆動す る場合に特に有効である。
    [0112] (実施例 5)
    [0113] 実施例 4では、 図 4で示される各トランジスタのしきい値を ΤΡ2< τΊ" TP1、 ' ΤΝ2
    [0114] が蕋¾するように設定したが、 これを
    [0115] 、 Τ'1< ΤΡ2ヽ TN'2、 ' TP1
    [0116] としてもよい c この場合の各トランジスタに流れる電流は図 7で表される c
    [0117] 1： 7力く示すように、 Voutが Vinにより近い値に接近するまで電流駆動力の大き なトランジスタ N 2あるいは P 2がオンしているため実施例 4の図 5の場台より
    [0118] —層高速化を図ることが可能となる。
    [0119] (実施例 6 I
    [0120] 苐 6の実施例を図 8に示す。 本実施例は、 第 1の実施例のゲート電極をフコー ニノング 803とし、 これと容量結合する制御電極 804 a. 804 b. 804 cを設けたものである。 各制御電極への入力電圧を Y . V9, '3とする と、 フコーティングゲート 803の電位 0Fは、
    [0121] Φν = (12)
    [0122] C TOT
    [0123] つ
    [0124] 二： - cT0T=c1 + c2+c3+c0P+c0N
    [0125] Cj〜C3：制御電極とフローティングゲ一ト間の容量結合係数
    [0126] C0p, C0N： PMOS, NMOS部のフローティングゲートと基板 π の容量結合係数
    [0127] QF：フローティングゲ一ト内の電荷の総量。
    [0128] そこで、 例えば /3R= 1， I VTfI | =VTpとすると
    [0129] Vout= ø p = w j V n + '2 ゥ + WgVn+ Qp/CjQj
    [0130] w i = C i レ >p。了
    [0131] となる c ここで QF=0とすれば
    [0132] となり、 入力電圧の線形和を計算する回路が実現できる c
    [0133] また、 QF≠0とすることにより、 オフセッ トを加えることも可能である c QF を変化させるには、 Vj, v2, v3に高電圧を印加し、 ゲート酸化膜を通し電子 を注入したり、 あるいは放出させればよい。
    [0134] 更に、 図 8において各コンデンサの容量を C2= 2 C C3= 22Cj (即ち、 w = 2 wr w3= 22w:) と設計し、 入力電圧 Y V2, Y3を = VDI、, (Xi = 1 o r 0 ) のように 2値信号とすると、 Youtは、
    [0135] V out = W Vpp (X1+ 2X9+ 2 X3)
    [0136] となり、 3ビッ トの 2進数を DZA変換する回路が実現できる。 同様にして、 n ビッ トの Dノ A変換回路を容易に作ることが可能となる。
    [0137] また、 図 8の回路を実施例 4と同様にして図 9に示すように電流駆動能力の大 きな回路を付加することにより、 回路のより一層の高速化が達成できる 産業上の利用可能性
    [0138] 発明により、 電圧ゲインがほぼ 1に等しいソースフォコヮ回 が実現て き、 一定の電位を保持している際の消費電力をほぼゼコとすることができ、 電 D 7^;:÷- て 非常に高速に ΐ答できる回路を実現することが可能と ：
    权利要求:
    Claims 請求の範囲
    1 . 複数の nチャネル MO S トランジスタ及び pチャネル MO S トランジスタを 有する半導体装置において、 第 1の nチャネル MO S トランジスタのソースと 第 1の pチャネル] IO Sトランジスタのソースが電気的に接続さ れ、 前記第 1の nチャネル MO S トランジスタのゲート電極と前記第 1の pチャネル MO S トランジスタのゲート電極が電気的に接続され、 前記第 1の nチャネル λ-lO S トランジスタのドレインが前記第 1の pチャネル MO S トランジスタの · ドレインよりも高電位となるよう構成されたことを特徴とする半導体装置。
    2 . 前記第 1の nチャネル MO S トランジスタのドレインが電源ラィンに接続さ " 前記 pチャネル MO S トランジスタのドレインがアースラインに接続さ て〔、ることを特徴とする請求項 1記載の半導体装置。
    3. 前記第 1の nチヤネノレ M 0 S トランジスタのしき L、値電圧が前記第 1の pチ ャネル M〇 S トランジス夕のしきい値電圧よりも小さな値に設定されて（、るこ とを特徴とする請求項 1または 2記載の半導体装置。
    -1 . 前記第 Iの nチャネル MO S トランジスタのしきい値電圧力く前記第 2のしき ぃ値電 Sに略々等しい値に設定されていることを特徴とする請求項 1または 2 記載の半導体装置。
    5： 前記第 1の nチャネル MO S トランジスタのしきい値電圧が前記第 1の
    ャネル M O S トランジスタのしき L、値電圧よりも大きな値に設定されているこ とを特徴とする請求項 1または 2記載の半導体装置。 '
    6. 前記第 1の nチヤネル MO S トランジスタ及び前記第 1の pチヤネル λί〇 S トランジスタのソースに電気的に接続されたソースを有する第 2の ηチャネル MO S トランジスタ及び第 2の ρチャネル MO S トランジスタを有し、 前記第 2の ηチャネル MO S トランジスタ及び前記第 2の ρチャネル M〇S トランジ ス夕のゲート電極力互いに接続されて、 且つ前記第 1の nチャネル M O S トラ ジス夕及び pチャネル M O S トランジスタのゲート電極とも ¾気^に接 ¾さ て 、ることを特徴とする請求項 1及至 5のいずれか 1項に記載: Dま導 ·
    7. 前記第 2の nチャネル MOSトランジスタのしきい値電圧 力、 前記第 1の nチャネル MOS トランジスタのしきい値電圧よりも大きな値に設定され、 前 記第 2の pチャネル MOSトランジスタのしきい値電圧が前記第 1の pチヤネ ル MOSトランジスタのしきい値電圧よりも小さな値に設定され、 且つ前記第 2の nチャネル MOS 卜ランジス夕のしきい値電圧が前記第 2の pチャネル MOSトランジスタのしきい値電圧よりも大となるよう設定されたことを特徴 とする請求項 6記載の半導体装置。
    8. 前記第 1の nチャネル MOSトランジスタ及び pチャネル MOSトランジ ス夕のゲート電極がフローティングゲ一トであり、 前記フローティングゲ一ト と絶縁膜を介して容量結合する制御ゲート電極を複数有することを特徴とする 請求項 1及至 7の（、ずれか 1項に記載の半導体装置 c
    类似技术:
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    US20110199148A1|2011-08-18|Hybrid power device
    同族专利:
    公开号 | 公开日
    US5469085A|1995-11-21|
    EP0570584A4|1994-02-16|
    EP0570584A1|1993-11-24|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    法律状态:
    1992-07-23| AK| Designated states|Kind code of ref document: A1 Designated state(s): KR US |
    1992-07-23| AL| Designated countries for regional patents|Kind code of ref document: A1 Designated state(s): AT BE CH DE DK ES FR GB GR IT LU MC NL SE |
    1992-09-17| DFPE| Request for preliminary examination filed prior to expiration of 19th month from priority date (pct application filed before 20040101)|
    1993-08-06| WWE| Wipo information: entry into national phase|Ref document number: 1992902725 Country of ref document: EP |
    1993-10-13| WWE| Wipo information: entry into national phase|Ref document number: 08087675 Country of ref document: US |
    1993-11-24| WWP| Wipo information: published in national office|Ref document number: 1992902725 Country of ref document: EP |
    1997-07-27| WWR| Wipo information: refused in national office|Ref document number: 1992902725 Country of ref document: EP |
    1997-10-27| WWW| Wipo information: withdrawn in national office|Ref document number: 1992902725 Country of ref document: EP |
    优先权:
    申请号 | 申请日 | 专利标题
    JP3/13780||1991-01-12||
    JP03013780A|JP3122756B2|1991-01-12|1991-01-12|半導体装置|
    JP18814791||1991-07-02||
    JP3/188147||1991-07-02||US08/087,675| US5469085A|1991-01-12|1992-01-13|Source follower using two pairs of NMOS and PMOS transistors|
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